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LSIレイアウト設計サービス
システム・オン・チップ（SoC）の定着、かつ微細化の進む新しいテクノロジでは、チップ設計の複雑度と回路規模の増大により、LSIの開発期間が以前よりかなり長くなっています。それに対して、パフォーマンスの向上、面積の削減、消費電力の抑制、歩留まりの向上、開発期間の短縮と設計コストの削減をはじめとする要求が、益々増えています。
ノヴェルチップは、これらの要求に応えるため、設計納期の厳守、品質向上とレイアウト工程の効率化に様々な方法で取り組んでいます。弊社独自の開発メソドロジーでは、システム化されたフローにより開発のイタレーションの削減が可能になります （図1） 。
図1 NovelChipのレイアウト開発フローにより開発期間の短縮を実現できます。 (拡大図はこちら）
設計の段階化により設計品質の向上
お客様と協力し、開発初期段階で仮論理（RTL）もしくは仮ネットリストを使用して、プロトタイプ設計を行います。タイミングの収束性、レイアウトの配線性、消費電力を予測し、タイミングの解決方法、フロアプランとチップサイズの予測、パワー設計の方式をご提案します（図2）。これにより、チップのターゲットが明確になり、後工程での修正量を減らし、設計イタレーションを削減することで、設計品質の向上と開発期間の短縮を実現し、お客様もシステム開発のスケジュールとチップコストをコントロールすることが可能になります。同時に、弊社のレイアウト設計の重点が明確になり、お客様のネットリスト変更に対応する環境も整えます。
お客様の開発レイアウト設計方式の確定と共に、開発の各段階の仮RTL/仮ネットリストに対して、レイアウトでの再検証を行います。フィジカル設計の観点から、システム開発に考慮する項目をお客様にフィードバックすることにより、高い設計品質と正確なスケジュールを実現することができます。
システム開発が終了する段階の最終正RTL/最終正ネットリストがリリースされた時点で、レイアウト設計も終盤になります。弊社の開発メセドロジーでは、正RTL/正ネットリストに対して、事前に整ったインプリメンテーション・フローを実行することで、レイアウトが完了することになります。設計途中の中間結果に依存する設計手法を排除することで、最終正RTL/最終正ネットリストのリリース時期が、フィジカル設計終了の直前（10日間）まで可能になります。
図2 NovelChipのRTL-to-GDSIIのフロー (拡大図はこちら）
レイアウト設計仕様の明確化により設計時間を短縮
弊社の開発メソドロジーでは、あらかじめレイアウト設計の成果物の品質に対して、お客様と共通認識を図ることで、設計の誤解というリスクを削減することができます。フィジカル設計を開始する前に、基本的なレイアウトチェックリストに、レイアウト設計の要求及び品質/サインオフ基準を頂くことで、レイアウト設計の課題を明確にすることが可能になります。その上、設計成果に対してお客様と共通の期待値を持つことにより、お客様もレイアウトの開発期間とコストの初期予測を行うことができます。
フローの自動化と標準化により設計スケジュールの精度を向上
弊社のフローは、独自のタイミング最適化手法とSI（シグナル・インテグリティ）保証を行います。自動化され、かつ標準化されたレイアウト・フローが多数の実品種の設計に使用され、検証されています。高速回路やタイミングが厳しい回路に対して、効率良い設計を実現しています。お客様の特別な要求やチップに依存するような仕様を、検証した標準フローに追加することで、スケジュールの精度向上と設計期間の短縮が可能になります。また、弊社のレイアウト設計と論理設計の経験、さらにソフトウェア開発の経験を持つエンジニアが、お客様の要求をレイアウト設計に確実に取り入れます。
設計データのデータベース化により設計リスクを管理
弊社の設計フローは、ソフトウェア開発と同様に、レイアウトの入力データ、要求、レイアウト結果をデータベース化して管理します（図3）。お客様の設計要求を弊社独自の設計環境/ツールに自動的に認識させることにより、レイアウト完成後の結果を自動的にチェックすることができます。また、データベース化とバージョン管理により、お客様のリリースしたデータと要求/仕様の変化をトレースすることができます。データ管理により、レイアウト設計が終了した時点で、このチップの設計フローが自動的に生成されます。したがって、同品種の派生品、類似品種の設計に再利用することができます。また、連続して開発を行った場合、開発期間の短縮に貢献することができます。
図3 設計データのデータベース化により設計リストを管理 (拡大図はこちら）
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